'

Архитектура микропроцессоров

Понравилась презентация – покажи это...





Слайд 0

Архитектура микропроцессоров И ее эволюция


Слайд 1

Процессор и память: Команды и данные CPU RAM


Слайд 2

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора


Слайд 3

Процессор и память: Команды и данные CPU Регистры КЭШ 1го уровня КЭШ 2го уровня Оперативная память Локальность данных Быстрая память ближе к процессору Прозрачность КЭШей Предвыборка данных


Слайд 4

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор


Слайд 5

Виртуальная память Виртуальный адрес Реальный адрес Таблица страниц в ОЗУ Процессор TLB


Слайд 6

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора


Слайд 7

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Слайд 8

Сопроцессор FPU CPU RAM


Слайд 9

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Слайд 10

Конвейер команд 1 2 1 2 1 2 1 2 1 2 Ступени Выборка команды Декодирование команды Выборка операндов Вычисление операции Запись результата Время 3 3 3


Слайд 11

Конвейер команд 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 1 2 3 4 5 6 Ступени Выборка команды Декодирование команды Выборка операндов Вычисление операции Запись результата Время Латентность конвейера 7 7 7 7 7 8 8 8 8 8 9 9 9 9 9 Все ступени конвейера активны


Слайд 12

Конвейер: Условные ветвления Конвейер ? Проблема: Условные переходы


Слайд 13

Конвейер: Условные ветвления Конвейер ?* Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров


Слайд 14

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров movge


Слайд 15

Конвейер: Условные ветвления Конвейер Проблема: Условные переходы Решения: Спекулятивное исполнение с предсказанием переходов Использование условных команд Использование предикатных регистров


Слайд 16

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Слайд 17

RISC архитектура Память Вычисления Память Вычисления Запись/загрузка Команды регистр-регистр


Слайд 18

CISC Большое количество команд Много типов данных Различная длина инструкций Небольшое количество регистров Ориентация на процессор Уменьшенное количество команд Только основные типы Фиксированная длина инструкций Большой регистровый файл Более глубокое использование компилятора RISC


Слайд 19

Регистровый файл в RISC Виртуальные регистры Перекрытие окон Сохранение в RAM


Слайд 20

Пути усовершенствования быстродействия Улучшение доступа к памяти Увеличение производительности процессора Дополнительные устройства Конвейеризация Упрощение команд Параллелизм


Слайд 21

Параллелизм на уровне инструкций (ILP) INT FP MEM BR Окно команд CPU


Слайд 22

Параллелизм на уровне инструкций (ILP) Время


Слайд 23

Параллелизм на уровне нитей (TLP) INT FP MEM BR Окно команд CPU Окно команд Нить №1 Нить №2


Слайд 24

Параллелизм на уровне нитей (TLP) Время Нить №1 Нить №2


Слайд 25

Многоядерность (Multi-Core) Окно команд Окно команд Процесс №1 Процесс №2


Слайд 26

POWER Традиционные RISC-черты Фиксированная длина команд Архитектура регистр-регистр Простые способы адресации Простые команды Большой регистровый файл Другие особенности POWER Три исполнительных устройства с независимыми наборами регистров Небольшое расширение набора команд (сохранение нескольких регистров и т.п.) Условные переходы: 8 условных регистров, локальных для устройства переходов и специальный бит в коде операции


Слайд 27

Core 2 Duo


Слайд 28

Особенности Core 2 Duo Intel Wide Dynamic Execution (14 стадий конвейера, до 4х инструкций за такт в каждом ядре) Intel Smart Memory Access (Оптимизация доступа к памяти, в т.ч. Memory Disambiguation) Intel Advanced Smart Cache (Общий КЭШ 2го уровня, динамически распределяемый между ядрами) Intel Advanced Digital Media Boost (128-битный SSE, расширенный набор команд) Intel Intelligent Power Capability Сниженное энергопотребление Micro-ops fusion и macrofusion


Слайд 29

Архитектура CELL


Слайд 30

Особенности архитектуры CELL Ориентированность на SIMD-архитектуру Внутренняя широкополосная шина Управляющий процессорный элемент (PPE) 64 битное ядро архитектуры POWER In-order исполнение инструкций Два вычислительных потока Использование синергетических процессорных элементов (SPE) для вычислений Локальная память 256 Кб Прямой доступ к памяти (DMA) Использование многопроцессорных CELL-систем


×

HTML:





Ссылка: