'

Современные микропроцессоры

Понравилась презентация – покажи это...





Слайд 0

Современные микропроцессоры Тенденции развития


Слайд 1

Рассматриваемые процессоры Intel Itanium 2 Intel Core 2 Duo IBM Cell


Слайд 2

Неявный и явный параллелизмы


Слайд 3

Блок-схема процессора Itanium 2


Слайд 4

Исполнительные устройства


Слайд 5

Конвейер Itanium 2 Основной конвейер 8 стадий


Слайд 6

Регистровый файл 128 целочисленных регистров 128 регистров с плавающей запятой 64 предикатных регистра 128 регистров приложений Register Stack Engine


Слайд 7

Связка 3 инструкции + шаблон Объединяются в группы без RAW зависимостей


Слайд 8

Структура кода


Слайд 9

Предикатные регистры


Слайд 10

Программно-конвейеризуемые циклы Аппаратная поддрежка SWP-циклов Стадии пролога и эпилога Вращение регистров Предикаты


Слайд 11

Спекуляция по данным


Слайд 12

Технические характеристики Itanium 2 L1 DCache 16K 4-way L1 ICache 16K 4-way L2 Cache 256K 8-way L3 Cache 6M 12-way Устройства 6 Integer 4 Load/Store 2 FP 6 Multimedia 4 Branch


Слайд 13

Core 2 Duo


Слайд 14

Core 2 Duo Двухъядерная 64-битная архитектура За основу ядра взято ядро Pentium Pro Широкое динамическое исполнение Разделяемый КЭШ 2го уровня Поддержка мультимедиа Micro-ops fusion и Macrofusion Энергосберегательная система


Слайд 15


Слайд 16


Слайд 17

Разделяемый КЭШ 2го уровня Нет необходимости поддерживать когерентность Динамически распределяется между ядрами


Слайд 18

Smart Memory Access 6 Блоков предвыборки 2 для КЭШа 2го уровня По 2 для КЭШей 1го уровня Memory Disambiguation Спекуляция по данным (RAW зависимость)


Слайд 19


Слайд 20


Слайд 21

Технические характеристики Core 2 Duo L1 DCache 32K 8-way L1 ICache 32K 8-way L2 Cache 4M / 2 Cores ITLB 128 ent DTLB 256 ent Устройства 5 Integer 3 ALU + 2 AGU 2 Load/Store (1 Load + 1 Store) 4 FP (FADD + FMUL + FLOAD + FSTORE) 3 SSE (128 bit)


Слайд 22

Cell


Слайд 23

Cell Главный процессорный элемент Упорядоченное исполнение Поддержка работы с двумя потоками 8 синергетических процессорных элементов Ядро на основе 286 архитектуры Поддержка векторных вычислений 128 бит Отсутствие КЭШей Локальная память 256 Кбайт с прямым доступом Шина ввода вывода Пропускная способность 76,8 Гбайт/с


Слайд 24

Шина взаимосвязанных элементов Передает 96 байт/цикл Более 100 уникальных запросов


Слайд 25

Power Processor Element Два 64-битных ядра на основе архитектуры POWER Упорядоченное исполнение комманд Поддержка SMT (многопоточность) КЭШ 1го уровня: 32+32 Кбайт 2го уровня: 512 Кбайт


Слайд 26

Synergistic Processor Element 4 целочисленных векторных устройства 4 векторных устройства с плавающей запятой 128 регистров по 128 бит 256 Кбайт локальной памяти Динамическая защита доступа к памяти


Слайд 27

Производительность Cell (для 4GHz) 256 GFLOPS с плавающей запятой 256 GOPS целочисленная арифметика 25 GFLOPS с плавающей запятой двойной точности


Слайд 28


×

HTML:





Ссылка: