'

ВСТРОЕННЫЕ ИНФОРМАЦИОННО-УПРАВЛЯЮЩИЕ СИСТЕМЫ РЕАЛЬНОГО ВРЕМЕНИ Лекция 2: Архитектура процессоров для ВИУСРВ

Понравилась презентация – покажи это...





Слайд 0

ВСТРОЕННЫЕ ИНФОРМАЦИОННО-УПРАВЛЯЮЩИЕ СИСТЕМЫ РЕАЛЬНОГО ВРЕМЕНИ Лекция 2: Архитектура процессоров для ВИУСРВ ВМиК МГУ им. М.В. Ломоносова, Кафедра АСВК, Лаборатория Вычислительных Комплексов, Ассистент Волканов Д.Ю.


Слайд 1

2 План Интегрированная модульная авионика Процессор ARM Процессор обработки сигналов (NM 6403) Задача WCET


Слайд 2

3 ЦВМ ЦВМ ЦВМ 3 4-е поколение боевых комплексов Федеративная структура КБО БЦВМ БЦВМ Система индикации РЭК ЦВМ УЦВМ Система навигации СУО УЦВМ ОЭК ЦВМ МКИО, ARINC 429, Низкоскоростные каналы информационного обмена (МКИО, ARINC 429) Большое количество разнотипных специализированных вычислителей Невозможность комплексной обработки информации Применение однопроцессорных вычислительных систем Комплекс средств связи УЦВМ ЦВМ ОД ОС УЦВМ ЦВМ ЦВМ ЦВМ ЦВМ ЦВМ ЦВМ ЦВМ ЦВМ  


Слайд 3

4 4 5-е поколение боевых комплексов Интегрированная структура КБО МКИО, ARINC 429, Fibre Channel ИУС БЦВМ ИУП Коммутатор БЦВМ ЦВМ РЭК Система навигации СУО ОЭК ЦВМ Комплекс средств связи УЦВМ ЦВМ ОД ОС УЦВМ ЦВМ ЦВМ коммутатор ЦВМ Использование высокоскоростных каналов информационного обмена наряду с МКИО Сокращение количества отдельных вычислителей Комплексная обработка информации Перенос третичной и вторичной (частично) обработки информации в «ядро» Применение многопроцессорных вычислительных систем


Слайд 4

5 5 5+ поколение боевых комплексов Интегрированная модульная авионика боевых комплексов ИУС БЦВМ ИУП БЦВМ Вычисл .модули Вычисл. модули РЭК СН СУО ОЭК КСС Fibre Channel Использование высокоскоростных каналов информационного обмена в качестве базового инструмента межмодульной и межблочной связи. Использование однородной вычислительной среды и унифицированных модулей в различных системах КБО Комплексная обработка информации и гибкая реконфигурация при отказах Использование многоядерных процессоров Вычисл. модули Вычисл. модули Вычисл. модули Вычисл. модули Вычисл. модули Единый вычислительный кластер


Слайд 5

6 Требования к процессорам во встроенных системах Предсказуемость Энергопотребление Тепловыделение Надёжность


Слайд 6

7 ARM Powered Products


Слайд 7

8 ARM Парадигма программирования Набор инструкций Архитектура системы


Слайд 8

9 Размер типов данных и набор иструкций ARM имеет 32-битную архитектуру. Обычно в ARM используется следующие ключевые слова: Byte - 8 bits Halfword - 16 bits (два байта) Word - 32 bits (четыре байта) Большинство ARM процессоров реализует два набора инструкций 32-bit ARM Instruction Set 16-bit Thumb Instruction Set


Слайд 9

10 Режимы работы процессора Семь основных режимов функционирования ARM: User : непривилегированный режим, под которым выполняется большинство задач FIQ : включается, когда приходит high priority (fast) прерывание IRQ : включается, когда приходит low priority (normal) прерывание Supervisor : включается при перегрузке и когда выполняется Software Interrupt instruction Abort : позволяется ловить нарушения режима доступа к памяти Undef : позволяет ловить нераспознанные инструкции System : привилегированный режим использующий те же регистры, что и User режим


Слайд 10

11 Набор регистров в ARM


Слайд 11

12 Организация регистров User mode r0-r7, r15, and cpsr r8 r9 r10 r11 r12 r13 (sp) r14 (lr) spsr FIQ User r13 (sp) r14 (lr) spsr IRQ User mode r0-r12, r15, and cpsr r13 (sp) r14 (lr) spsr Undef User mode r0-r12, r15, and cpsr r13 (sp) r14 (lr) spsr SVC User mode r0-r12, r15, and cpsr r13 (sp) r14 (lr) spsr Abort User mode r0-r12, r15, and cpsr Thumb состояние Low registers Thumb состояние High registers Note: System mode использует те же регистры, что и User mode


Слайд 12

13 Типы регистров В ARM есть 37 регистров размером 32-bits. 1 специальный регистр: program counter 1 специальный регистр: current program status 5 специальных регистров для хранения program status 30 регистров общего назначения В любом режиме работы процессора имеется доступ к следующим регистрам: r0-r12 РОН r13 (the stack pointer, sp) иr14 (the link register, lr) program counter, r15 (pc) current program status register, cpsr Привилегированный (except System) режим может обращаться к spsr (saved program status register)


Слайд 13

14 Регистры состояния программы Флаги условных переходов N = Negative вычисляется АЛУ Z = Zero вычисляется АЛУ C = АЛУ операция Carried out V = АЛУ операция oVerflowed Sticky Overflow флаг - Q flag Только для 5TE/J архитертур Определяет насыщение J bit Только для 5TEJ архитектур J = 1: процессор в состоянии Jazelle Биты отключения прерываний. I = 1: отключает IRQ. F = 1: отключает FIQ. T Bit Только для xT аржитетур T = 0: процессор в состоянии ARM T = 1: процессор в состоянии Thumb Mode bits Указывают режим работы процессора


Слайд 14

15 Если процессор находится в режиме ARM: Все инструкции размером 32 бита Все инструкции должны быть выровнены по слову (word aligned) Если процессор находится в режиме Thumb: Все инструкции размером 16 бит Все инструкции должны быть выровнены по полуслову (halfword aligned) Если процессор находится в режиме Jazelle: Все инструкции размером 8 бит Процессор позволяется читать по 4 инструкции сразу Program Counter (r15)


Слайд 15

16 Vector Table Обработка исключений Алгоритм обработки исключений: Копируется CPSR в SPSR_<mode> Заполняются CPSR биты Состояние изменяется на ARM Включается exception mode Игнорируются прерывания (if appropriate) Stores the return address in LR_<mode> Sets PC to vector address Для возврата к нормальной работе: Восстанавливается CPSR из SPSR_<mode> Восстанавливается PC из LR_<mode> Все это может проделываться только в состоянии ARM. Vector table может находится по адресу 0xFFFF0000 на ARM720T и ARM9/10 семействе устройств FIQ IRQ (Reserved) Data Abort Prefetch Abort Software Interrupt Undefined Instruction Reset


Слайд 16

17 Разработка ARM архитектуры SA-110 ARM7TDMI 4T 1 Поддержка Halfword иsigned halfword / байтов System mode Thumb instruction set 2 4 ARM9TDMI SA-1110 ARM720T ARM940T Improved ARM/Thumb Interworking CLZ 5TE Saturated maths DSP multiply-accumulate instructions XScale ARM1020E ARM9E-S ARM966E-S 3 Ранние ARM архитектуры ARM9EJ-S 5TEJ ARM7EJ-S ARM926EJ-S Jazelle выполнение Java bytecode 6 ARM1136EJ-S ARM1026EJ-S SIMD Instructions Multi-processing V6 Memory architecture (VMSA) Unaligned data support


Слайд 17

18 Процессор ARM Парадигма программирования Набор инструкций Архитектура системы


Слайд 18

19 ARM инструкции могут выполнятся условно путем проставления постфикса с кодом условия. CMP r3,#0 CMP r3,#0 BEQ skip ADDNE r0,r1,r2 ADD r0,r1,r2 skip По умолчанию, инструкции обработки данных не влияют на условные флаги, но данные флаги могут быть опционально установлены используя “S”. CMP не нуждается в“S”. loop … SUBS r1,r1,#1 BNE loop если Z флаг нулевой, то осуществляем переход декрементируем r1 и устанавливаем флаги Условные переходы и флаги


Слайд 19

20 Возможные условные коды приведены ниже: Условные коды


Слайд 20

21 Примеры условного выполнения Использование последовательности условных инструкций if (a==0) func(1); CMP r0,#0 MOVEQ r0,#1 BLEQ func Установка флагов, после использование различных условных кодов if (a==0) x=0; if (a>0) x=1; CMP r0,#0 MOVEQ r1,#0 MOVGT r1,#1 Использование условных инструкций сравнения if (a==4 || a==10) x=0; CMP r0,#4 CMPNE r0,#10 MOVEQ r1,#0


Слайд 21

22 Branch : B{<cond>} label Branch со связью: BL{<cond>} subroutine_label 28 31 24 0 Cond 1 0 1 L Offset Condition field Link bit 0 = Branch 1 = Branch with link 23 25 27 Инструкции ветвления


Слайд 22

23 Инструкции обработки данных Состоят из: Арифметических: ADD ADC SUB SBC RSB RSC Логических: AND ORR EOR BIC Сравнений: CMP CMN TST TEQ Перемещения данных: MOV MVN Данные инструкции работают только с регистрами, НЕ с памятью. Синтаксис: <Operation>{<cond>}{S} Rd, Rn, Operand2 Сравнения только устанавливают флаги Перемещение данных не специфицирует Rn Второй операнд отправляется на АЛУ через barrel shifter.


Слайд 23

24 Barrel Shifter Destination CF 0 Destination CF LSL : Logical Left Shift ASR: Arithmetic Right Shift Умножение на 2 Деление на 2, сохраняя бит флага Destination CF ...0 Destination CF LSR : Logical Shift Right ROR: Rotate Right Деление на 2 Циклическое смещение бита от LSB к MSB Destination RRX: Rotate Right Extended Циклическое смещение через CF к MSB CF


Слайд 24

25 Использование Barrel Shifter: Второй операнд


Слайд 25

26 Умножение Синтаксис: MUL{<cond>}{S} Rd, Rm, Rs Rd = Rm * Rs MLA{<cond>}{S} Rd,Rm,Rs,Rn Rd = (Rm * Rs) + Rn [U|S]MULL{<cond>}{S} RdLo, RdHi, Rm, Rs RdHi,RdLo := Rm*Rs [U|S]MLAL{<cond>}{S} RdLo, RdHi, Rm, Rs RdHi,RdLo := (Rm*Rs)+RdHi,RdLo Время в циклах Основная MUL инструкция 2-5 циклов на ARM7TDMI 1-3 циклов на StrongARM/XScale 2 цикла на ARM9E/ARM102xE +1 цикл для ARM9TDMI (over ARM7TDMI) +1 цикл для “long”


Слайд 26

27 Помещение данных в регистр LDR STR Word LDRB STRB Byte LDRH STRH Halfword LDRSB Signed byte load LDRSH Signed halfword load Память должна поддерживать все допустимые размеры Синтаксис: LDR{<cond>}{<size>} Rd, <address> STR{<cond>}{<size>} Rd, <address> e.g. LDREQB


Слайд 27

28 Доступ по адресу Адрес доступные по LDR/STR определяется как значение регистра плюс смещение Для слова и беззнакового байта доступа, смещение может быть 0 - 4095 bytes LDR r0,[r1,#8] Для полуслова и знакового полуслова, смещение может быть : 0-255 bytes. регистр


Слайд 28

29 0x5 0x5 r1 0x200 Base Register 0x200 r0 0x5 Source Register for STR Offset 12 0x20c r1 0x200 Original Base Register 0x200 r0 0x5 Source Register for STR Offset 12 0x20c r1 0x20c Updated Base Register Автообновление из: STR r0,[r1,#12]! Префиксный или постфиксный адрес? Префиксный: STR r0,[r1,#12] Постфискный: STR r0,[r1],#12


Слайд 29

30 LDM / STM Синтаксис: <LDM|STM>{<cond>}<addressing_mode> Rb{!}, <register list> 4 режима адресования: LDMIA / STMIA инкрементить после LDMIB / STMIB инкрементить до LDMDA / STMDA декриментить после LDMDB / STMDB декриментить до IA r1 Увеличение адресов r4 r0 r1 r4 r0 r1 r4 r0 r1 r4 r0 r10 IB DA DB LDMxx r10, {r0,r1,r4} STMxx r10, {r0,r1,r4} Base Register (Rb)


Слайд 30

31 Программное прерывание (SWI) Возбуждает обработчик прерываний в соответствии с SWI hardware vector SWI handler может определить SWI number чтобы решить какую операцию надо выполнить Используя SWI механизм, ОС может реализовать набор привилегированных операций Синтаксис: SWI{<cond>} <SWI number> 28 31 24 27 0 Cond 1 1 1 1 SWI number (ignored by processor) 23 Условное поле


Слайд 31

32 PSR инструкции MRS и MSR позволяет переместить содержимое CPSR / SPSR в или из регистра общего назначения Синтаксис: MRS{<cond>} Rd,<psr> ; Rd = <psr> MSR{<cond>} <psr[_fields]>,Rm ; <psr[_fields]> = Rm где <psr> = CPSR or SPSR [_fields] = any combination of ‘fsxc’ Так же возможно MSR{<cond>} <psr_fields>,#Immediate


Слайд 32

33 ARM ветви B <label> PC relative. ±32 Mbyte range. BL <subroutine> Хранит и возвращает адрес в LR STMFD sp!,{regs,lr} : BL func2 : LDMFD sp!,{regs,pc} func1 func2 : : BL func1 : : : : : : : MOV pc, lr


Слайд 33

34 Пример While (i!=j) (i > j) ? i-=j : j-=i; loop CMP Ri, Rj; SUBGT Ri, Ri, Rj ; i = i - j SUBLT Rj, Rj , Ri ; j = j – I BNE loop ; if “NE” (not equal),then loop


Слайд 34

35 Процессор ARM Парадигма программирования Набор инструкций Архитектура системы


Слайд 35

36 Пример ARM-based системы 16 bit RAM 8 bit ROM 32 bit RAM I/O Peripherals Interrupt Controller nFIQ nIRQ


Слайд 36

37 AMBA Bridge Timer On-chip RAM ARM Interrupt Controller Remap/ Pause TIC Arbiter Bus Interface External ROM External RAM Reset System Bus Peripheral Bus AMBA Advanced Microcontroller Bus Architecture ADK Complete AMBA Design Kit ACT AMBA Compliance Testbench PrimeCell ARM’s AMBA compliant peripherals AHB or ASB APB External Bus Interface Decoder


Слайд 37

38 Процессоры DSP Особенности DSP процессоров Процессор NM6403


Слайд 38

39 Особенности DSP процессоров Аппаратная поддержка программных циклов, кольцевых буферов Один или несколько операндов извлекаются из памяти в цикле исполнения команды Нет команд R,R->R Реализация однотактного умножения и команд, использующих в качестве операндов содержимое ячеек памяти


Слайд 39

40 Особенности DSP процессоров (2) Сложение и умножение требуют: произвести выборку двух операндов выполнить сложение или умножение (обычно и то и другое) сохранить результат или удерживать его до повторения Множественный доступ к памяти за один и тот же командный цикл.


Слайд 40

Антоненко В.А. Волканов Д.Ю Процессор NM6403 50 Mhz RISC ядро 32-битные данные 32-битные операции 8 + 8 регистров Векторное устройство Переменная разрядность До 2048 параллельных умноженей


Слайд 41

42 RISC-ядро 5-ти ступенчатый 32-разрядный конвейер; 32- и 64-разрядные команды (обычно выполняется две операции в одной команде); Два адресных генератора, адресное пространство - 16 GB; Два 64-разрядных программируемых интерфейса с SRAM/DRAM-разделяемой памятью; Формат данных - 32-разрядные целые; Регистры: 8 32-разрядных регистров общего назначения; 8 32-разрядных адресных регистров; Специальные регистры управления и состояния; Два высокоскоростных коммуникационных порта ввода/вывода, Аппаратно совместимых с портами TMS320C4x.


Слайд 42

43 VECTOR-сопроцессор Переменная 1-64-разрядная длина векторных операндов и результатов; Формат данных - целые числа, упакованные в 64-разрядные блоки, в форме слов переменной длины от 1 до 64 разрядов каждое; Поддержка векторно-матричных и матрично-матричных операций; Два типа функций насыщения на кристалле; Три внутренних 32x64-разрядных RAM-блока


Слайд 43

44 Производительность Скалярные операции: 5 0 MIPS; 200 MOPS для 32-разрядных данных; Векторные операции: от 50 до 50.000+ MMAC (миллионов умножений с накоплением в секунду); I/O и интерфейсы с памятью: пропускная способность двух 64-разрядных интерфейсов с памятью - до 800 Мбайт/сек; I/O коммуникационные порты - до 20 Мбайт/сек кажд


Слайд 44

45 Особенности NM64003 (1) Возможность работы с входными сигналами (синапсами) и весами переменной разрядности (от 1 до 64 бит), задаваемой программно, что обеспечивает уникальную способность нейропроцессора увеличивать производительность с уменьшением разрядности операндов; Быстрая подкачка новых весов на фоне вычислений; (24 операции умножения с накоплением за один такт при длине операндов 8 бит); V аппаратная поддержка эмуляции нейросетей большой размерности; Реализация функции активации в виде пороговой функции или функции ограничения;


Слайд 45

46 Особенности NM64003 (2) Наличие двух широких шин (по 64 разряда) для работы с внешней памятью любого типа: до 4Мб SRAM и до 16 Гб DRAM; Наличие двух байтовых коммуникационных портов ввода/вывода, аппаратно совместимых с коммуникационными портами TMS320C4x для реализации параллельных распределенных вычислительных систем большой производительности. Возможность работать с данными переменной разрядности по различным алгоритмам, реализуемым с помощью хранящихся во внешнем ОЗУ программ


Слайд 46

Антоненко В.А. Волканов Д.Ю Системы на NM 6403 MC431 – однопроцессорная плата NM4 – четырехпроцессорная плата 6MCBO – 4 платы по 6 процессоров и платы для обработки входных сигналов


Слайд 47

48 Схема нейровычислителя


Слайд 48

49 WCET Постановка задачи Статический метод Измерительный метод Гибридный метод Метод Bound Checking


Слайд 49

50 WCET – задача оценки наихудшего времени выполнения программ Актуальна при проектировании и анализе программ для РВ систем В РВ системах должно быть гарантировано время реакции системы на внешние события Введение


Слайд 50

51 WCET


Слайд 51

52 Анализ программы без выполнения на реальном оборудовании Общая схема: Построение CFG Анализ линейных участков Вычисление оценки WCET по CFG Статический метод


Слайд 52

53 Пример организации: Статический метод


Слайд 53

54 CFG – граф: вершины - линейные участки программы ребра – возможные переходы CFG


Слайд 54

55 … // 1 if (a>5) { sleep(5); // 2 if (a>7) { sleep(7); // 3 } } else { sleep(7); // 4 } sleep(5); // 5 CFG 1 2 4 3 5


Слайд 55

56 Цель: Вычисление количества итераций циклов Выявление границ рекурсий Определение недостижимых блоков Анализ потоков управления


Слайд 56

57 if (a>10) { if (a<5) { … // 1 } else { … // 2 } } Блок 1 - недостижим 1 2 Анализ потоков управления


Слайд 57

58 Вычисление времени выполнения линейных участков При этом учитывается влияние архитектурных компонент: Кэши Конвееры Предсказатель переходов Анализ поведения процессора


Слайд 58

59 for ( i=0 ; i<3 ; i++) { a+=i; } 1 проход: кэш – промах, time = 10 2 проход: кэш – попадание, time = 7 3 проход: кэш – попадание, time = 7 ... a … кэш: Пример: анализ поведения кэша: Анализ поведения процессора


Слайд 59

60 Производится проход по графу и вычисление оценки WCET Существует три подхода к вычислению оценки: structure-based path-based implicit path enumeration techniques (IPET) Вычисление оценки WCET


Слайд 60

61 Перебираются листья синтаксического дерева Выделяются группы листьев и объединяются по определенным правилам После полного прохода получается одна вершина WCET = время выполнения этой вершины Structure-based


Слайд 61

62 Structure-based


Слайд 62

63 Перебираются все возможные пути программы Для каждого пути вычисляется время выполнения Выбирается путь с максимальным временем выполнения WCET = время этого пути Path-based


Слайд 63

64 Path-based


Слайд 64

65 Всем ребрам и вершинам сопоставляется коэффициент - число проходов по ребру или вершине Cоставляется система уравнений следующего вида: Коэффициент вершины = сумма коэффициентов входящих ребер Коэффициент вершины = сумма коэффициентов исходящих ребер Составляется функция, равная сумме произведений коэффициентов на время выполнения каждого линейного участка WCET – максимальное значение этой функции IPET


Слайд 65

66 IPET


Слайд 66

67 Программа выполняется на реальном оборудовании Производится серия запусков программы на различных наборах подготовленных входных данных Определяется оценка наихудшего времени выполнения Измерительный метод


Слайд 67

68 Преимущества: Не требуется описание модели вычислителя Недостатки: Необходимость запуска программы на целевом оборудовании Подготовка входных данных, покрывающих все возможные пути выполнения Оценка WCET не точна Измерительный метод


Слайд 68

69 Соединяет в себе измерительный и статический методы Общая схема анализа: Построение CFG Вычисление времени выполнения каждого линейного участка измерительным методом Вычисление оценки wcet по графу статическим методом Гибридный метод


Слайд 69

70 Преимущества: Сокращается количество выполнений на реальном оборудовании Не требуется подготовка входных данных Недостатки: Необходимость запуска на целевом вычислителе Оценка WCET завышена Гибридный метод


Слайд 70

71 Bounded model checking Технология верификации программ на модели с ограничением на длину вычислений Основана на представлении программ в виде КНФ Проверка свойств производится путем проверки выполнимости построенной КНФ


Слайд 71

72 Bounded model checking Типичная схема анализа: Программа Преобразователь КНФ Решатель Результат


Слайд 72

73 Bounded model checking Построение КНФ: … if ( a < 5 ) a = b + 1; else a = 5; return a; КНФ: (a_1 = b_0 + 1) && (a_2 = 5) && [ (a_0 < 5 && a_3 = a_1) || (a_0 >= 5 && a_3=a_2)] && (out = a_3)


Слайд 73

74 Bounded model checking Циклы: Ограничение количества итераций мажорантой Разворачивание циклов


Слайд 74

75 Bounded model checking for ( int i = 0; i < 3; ++ i ) { if ( a < 5 ) a += i; } i = 0; if ( i < 3 ) { if ( a < 5 ) a += i; ++i; if ( i < 3 ) { if ( a < 5 ) a += i; ++i; …


Слайд 75

76 Bounded model checking Проверка свойств: void f(int a, int b) { if ( a < 5 ) a = b + 1; else a = 5; assert( a <= 5 ); return a; } КНФ: (Исходная КНФ программы) && !(a <= 5) Если полученная КНФ выполнима, то свойство не выполняется!


Слайд 76

77 Bounded model checking Проверка выполнимости КНФ – решение задачи ВЫП Решатели: Z3 (Microsoft) Yices (SRI) Boolector


Слайд 77

78 Bounded model checking Ограничение на длину вычислений: Построение КНФ длины не более k Проверка свойств полученной КНФ Если свойство выполняется, то увеличение k Позволяет быстро проверять свойства!


Слайд 78

79 Использование BMC для оценки WCET Известно время выполнения каждого линейного участка Добавление вычисления времени выполнения в КНФ assert (time <= wcet); в конце программы запуск проверки, коррекция wcet, пока свойство нарушается


Слайд 79

80 Использование BMC для оценки WCET Исходная программа void f(int a) { a = a + 5; // time = [1, 2] if (a < 0) { /* path1 */ // time = [10, 15] } /* path2 */ // time = [5, 16] } при a принадлежащем [-4; 0]


Слайд 80

81 Использование BMC для оценки WCET void f(int a) { a = a + 5; // time = [1, 2] if (a < 0) { /* path1 */ // time = [10, 15] } /* path2 */ // time = [5, 16] assert(time <= 0) } КНФ: time_0 = 0 && (-4 <= a_0 <= 0) && … time_1 = time_0 + [1,2] && … time_2 = time_1 + [10,15] && a<0 && time_3 = time_2 || !(a<0) && time_3 = time_1 time_4 = time_3 + [5,16] && && !(time_4 <= 0)


Слайд 81

82 Использование BMC для оценки WCET Система выполнима Строим модель, time_3 = 16 wcet = 16 Строим КНФ заново: Исходная КНФ && !(time_3 <= 16)


Слайд 82

83 Использование BMC для оценки WCET После нескольких итераций получаем wcet = 33 КНФ && !(time_3 <= 33) Система не выполнима Наихудшее время выполнения найдено


Слайд 83

84 Литература Материалы сайта www.arm.com “32-разрядные высокопроизводительные RISС-процессоры семейства ARM” (http://www.gaw.ru/html.cgi/txt/doc/micros/arm/arh/index.htm) Нейропроцессор NM6403. Материалы компании ЗАО НТЦ «Модуль». Адрес в Интернет: http://www.module.ru Черников В. М., Виксне П. Е., Фомин Д. В., Шевченко П. А. "Архитектурные особенности нейропроцессора NM6403". Всероссийская научно-техническая конференция "Нейроинформатика-99". Сборник научных трудов. Часть 2, Москва, 1999, С.93-101. (http://library.mephi.ru/data/scientific-sessions/1999/Neuro_2/093.pdf) Wilhelm R. et al. The worst-case execution-time problem—overview of methods and survey of tools //ACM Transactions on Embedded Computing Systems (TECS). – 2008. – Т. 7. – №. 3. – С. 36. (http://moss.csc.ncsu.edu/~mueller/ftp/pub/mueller/papers/1257.pdf)


Слайд 84

85 85 Спасибо за внимание!


×

HTML:





Ссылка: